Merge branch 'dev231218' into 'main'

FPGA: Change FIFO size to improve placing

See merge request jungfraujoch/nextgendcu!22

fpga/scripts/jfjoch.tcl

@@ -242,6 +242,8 @@ proc create_hier_cell_jungfraujoch { parentCell nameHier } {
   # Create instance: axis_eth_in_fifo, and set properties
   set axis_eth_in_fifo [ create_bd_cell -type ip -vlnv xilinx.com:ip:axis_data_fifo:2.0 axis_eth_in_fifo ]
   set_property -dict [ list \
+   CONFIG.FIFO_DEPTH {8192} \
+   CONFIG.FIFO_MEMORY_TYPE {ultra} \
    CONFIG.HAS_AEMPTY {1} \
    CONFIG.HAS_AFULL {1} \
  ] $axis_eth_in_fifo

fpga/scripts/mac_100g_pcie.tcl

@@ -57,7 +57,7 @@ proc create_hier_cell_mac_100g { parentCell nameHier } {
   # Create instance: axis_data_fifo_rx_0, and set properties
   set axis_data_fifo_rx_0 [ create_bd_cell -type ip -vlnv xilinx.com:ip:axis_data_fifo:2.0 axis_data_fifo_rx_0 ]
   set_property -dict [ list \
-   CONFIG.FIFO_DEPTH {8192} \
+   CONFIG.FIFO_DEPTH {2048} \
    CONFIG.FIFO_MEMORY_TYPE {ultra} \
  ] $axis_data_fifo_rx_0
 
@@ -73,8 +73,8 @@ proc create_hier_cell_mac_100g { parentCell nameHier } {
   # Create instance: axis_data_fifo_rx_2, and set properties
   set axis_data_fifo_rx_2 [ create_bd_cell -type ip -vlnv xilinx.com:ip:axis_data_fifo:2.0 axis_data_fifo_rx_2 ]
   set_property -dict [ list \
-   CONFIG.FIFO_DEPTH {2048} \
-   CONFIG.FIFO_MEMORY_TYPE {ultra} \
+   CONFIG.FIFO_DEPTH {512} \
+   CONFIG.FIFO_MEMORY_TYPE {block} \
  ] $axis_data_fifo_rx_2
 
   # Create instance: axis_data_fifo_tx, and set properties